針對綜合 對Verilog 初學者有用的整理

ref (原文件名:verilog_經驗(適合初學者).doc) http://cache.amobbs.com/bbs_upload782111/files_33/ourdev_585849OJ54KV.docweb 先記下來： 一、不使用初始化語句； 二、不使用延時語句； 三、不使用循環次數不肯定的語句，如：forever，while等； 四、儘可能採用同步方式設計電路； 五、儘可能採用行爲語

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