xilinx UART-lite AXI4接口testbench
升級到vivado2015後，爲了升級以及zynq系列FPGA MPSOC考慮，xilinx後續IP將都支持AXI接口，但UART的設計並無找到example/wavform/testbench，搞了大半天才把串口調通。設計 串口波特率設置爲115200，則發送一個bit的時間是：code ; 10000/1152
~8.68055555555555555556us
; 再來看仿真圖的結果（兩個
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