重要的時鐘樹

對於FPGA來說，要儘可能避免異步設計，儘可能採用同步設計。同步設計的第一個關鍵，也是關鍵中的關鍵，就是時鐘樹。一個糟糕的時鐘樹，對FPGA設計來說，是一場無法彌補的災難，是一個沒有打好地基的大樓，崩潰是必然的。 具體設計細則： 1）儘可能採用單一時鐘； 2）如果有多個時鐘域，一定要仔細劃分，千萬小心； 3）跨時鐘域的信號一定要做同步處理。對於控制信號，可以採用雙採樣；對於數據信號，可以採用異步f

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