System verilog learning

準備全面擁抱SV語言，System verilog增加了些結構體、接口等有用的東西，爲了更懶的寫代碼，學學先~。 參考文檔： SystemVerilog IEEE 1800-2017.pdf SystemVerilog硬件設計及建模 Question： SV與Verilog的異同？ SV是verilog的升級版，verilog是SV的子集，verilog不再更新。 版本1800-2012\1800

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