DDR 延遲鎖定迴路（DLL）

轉載自http://www.cnblogs.com/shengansong/archive/2012/09/01/2666213.html DDR SDRAM對時鐘的精確性有着很高的要求，而DDR SDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內部的工作時鐘，在理論上DDR SDRAM這兩個時鐘應該是同步的，但由於種種原因，如溫度、電壓波動而產生延遲使兩者很難同步，更何況時鐘頻率本身也有不穩定

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