PCIE——數據有效位判定

基於FPGA設計PCIE接口設計（數據有效位判定）         PCIE和CPU之間通信，當FPGA發送一個存儲器讀請求（MRd）後，將收到CPU返回的帶數據讀完成報文（Cpld）。根據帶寬的不同，接口數據位寬可以選擇爲64bit、128bit、256bit。在PCIE協議中，數據傳輸最小單位是雙字（DW），所以FPGA收到Cpld報文後需要判斷數據的哪個雙字有效。Cpld報文的TLP頭部長度

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