Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.

今天在使用vivado，對頂層模塊寫對應仿真文件，的時候遇到上述圖片出現的問題 解決方法是： 除了在仿真文件中應該寫命名端口連接（而不是順序連接），在頂層模塊的design文件中也應該用命名端口連接。 這是順序連接： 這是命名連接 仿真文件中的命名連接 仿真成功

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