數字邏輯之時序電路之觸發器總結

數字邏輯之時序電路之觸發器總結 R對應Q非一端 S對應Q一端 Q爲次態 Q’爲現態 一.RS觸發器： 輸入爲R非和S非 輸入：0 0 輸出： 不確定 輸入：0 1 輸出： 置0 輸入：1 0 輸出： 置1 輸入：1 1 輸出： 保持原態 Q = S+R非Q‘ 約束：R非+S非=1 二.RS可控觸發器 輸入爲R 和 S 輸入：0 0 輸出：保持原態 輸入：0 1 輸出： 置1 輸入：1 0 輸出：

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