uvm函數的重載
system verilog作爲一個面向對象的語言，它支持函數或者任務的重載.在父類中定義的函數，如果在前面添加了virtual，那麼在子類中便可以對其重載. 1.添加virtual的函數 在test_sanity中定義set_index函數，並且在build_phase中調用. test_case0繼承於test_sanity，重寫set_index函數，build_phase中不做其他動作.
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