Verilog 運算符優先級引起的血案

今天翻譯matlab代碼時須要用移位和加法實現乘法，發現一個很是奇怪的問題 須要計算的是 x = 3*a，將a左移一位與a相加， verilog代碼以下：html x <= a + a<<1; 仿真出來的結果 x = 4*a， 若是代碼爲：web x <= a<<1 + a; 仿真結果爲 x = 0。svg 曉明同窗告訴我，要加括號才能夠，由於優先級問題，算術操做符優先級高於移位。 下面兩個式子效

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