FPGA程序編寫
PL部分就是Programmable Logic 的縮寫，就是可編程邏輯部分。用的軟件是VIVADO，語言是VERILOG，還有一種是VHDL語言,都是硬件描述語言，可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能，和C語言不同，很多是並行語句。 VERILOG用的較多，VHDL的學習要困難一些。但Verilog因爲較自由的語法，也容易造成初學者犯一些錯誤，這一點要注意。 文
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