FPGA之UART(三)

module uart_test( input sys_clk_p, input sys_clk_n, input rst_n, input uart_rx, output uart_tx ); 在模塊uart_test中，定義了差分時鐘輸入腳，復位輸入腳，數據接收輸入腳和數據發送輸出腳。web IBUFDS sys_clk_ibufds

>>阅读原文<<