verilog 數據移位與數據拼接比較

測試了一把將數據左移2bit和尾部拼接2bit0的區別。 開發環境：vivado2018.3 開發語言：verilog 測試代碼： module sift_reg(              input  [7:0]  a,             output [9:0]  o     );     assign o = {a,2'b0};    //assign o = a<<2; endmo

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