quartus常見錯誤集錦
Error: Top-level design entity 「Verilog1」 is undefined 緣由：頂層模塊的module名沒有和工程名同名 解決方法：把頂層模塊 module名改爲和工程名同名，菜單Assignments -> Settings… 打開後點擊第一個General選項裏，在Top-level entity標籤指示下的編輯框裏輸入你的VHDL文本里的實體名字就OK了。
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