Verilog代碼自動縮進和對齊Perl腳本(更新)

實驗室作FPGA開發時常常用到Verilog，代碼規範成爲一個問題，因而乎寫了一個Perl腳本對代碼進行規範化，主要是進行自動縮進和對齊。正則表達式 代碼原理很簡單，主要是使用了正則表達式進行匹配和替換。less (新更新的代碼增長了增長了變量名長度檢測, 增長了module名檢測, 對未加begin...end的always進行添加的功能)測試 代碼以下，初學Perl，請讀者賜教：spa use

>>阅读原文<<