8位 16位 32位等幾種DDR3或LPDDR3的PCB設計總結

         以前因爲工作需要使用全志A10和A31S設計了PCB，綜合對比發現全志的設計約束 有如下特點： 1.DQS查分對和時鐘差分對的約束一般爲±800mil到±1000mil； 2.地址或控制線和時鐘差分對的約束一般爲±500mil到±600mil； 3.數據線組內約束都差不多爲±50mil。          從網上下載了瑞芯微的不同IC約束進行分析，綜合對比發現其比全志的約束要嚴

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