一個小型RISC-V開源處理器核介紹！

【編者推薦語】最近看到了一個開源的RISC-V處理器設計，僅僅5000行左右的verilog代碼，功能卻非常完善。代碼全部爲手動設計的verilog代碼，可讀性非常強。設計者完成了包括CPU內核設計，總線設計，debug模塊設計，外設模塊設計，以及相關的軟件設計，測試模塊設計。整個項目的完成度非常高，值得FPGA入門後想要再提高的人來學習。 下面是對這個下面的介紹說明（來自項目的README文件）

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