verilog模塊間傳遞參數

在verilog模塊化設計中，有時候須要在頂層對底層定義的參數作修改，這就涉及到一個參數在模塊間傳遞的問題，通常方法有2種。模塊化 假設： 頂層模塊定義： mod_top(rst,clk,data);spa 底層模塊定義： mod(rst,clk,data);設計 底層參數定義： parameter FREQ = 1000;方法 模塊例化名： U1top 目的： 經過頂層傳遞一個新的參數給底層來改

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