7天搞定FPGA精錄&總結Episode.2 實例入手，體驗Robei【基於Robei與Verilog HDL】
我感覺吧，在當前的高校圈，大佬很多，但是很多都沒有好好在學習。其實我個人對學習的定義是很嚴格的，即使是做出了優秀的作品，目的是獲得分數和虛榮，也不能叫做學習。 我在讀書的時候，看到有工程師這樣談：任何包括集成電路設計在內的工程問題的學習，初學者都會經歷感興趣→迷茫→頭疼→失去興趣→悟道→加深興趣→癡迷的過程。筆者曾經熱愛理論數學的學習，但是因爲種種原因沒有進入自己心儀的大學。現在看來也不失爲一件好
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