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verilog數組定義及其初始化
時間 2020-07-27
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數組
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這裏的內存模型指的是內存的行爲模型。Verilog中提供了兩維數組來幫助咱們創建內存的行爲模型。具體來講,就是能夠將內存宣稱爲一個reg類型的數組,這個數組中的任何一個單元均可以經過一個下標去訪問。這樣的數組的定義方式以下:html reg [wordsize : 0] array_name [0 : arraysize];數組 例如:post reg [7:0] my_memory
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