EMI-CLK信號串電阻並電容

通常DMIC的CLK都會EMI超標，因此看到的案子這個DMIC CLK信號都會源端串接電阻和並電容

1,串電阻是爲了信號的完整性，考慮到匹配的，通常說來這個電阻不是固定的，要隨實際的PCB的走線的阻抗和主控的輸出阻抗決定的。這個是源端的串聯匹配，因此電阻要靠近主控端，其公式是：主控輸出電阻+串聯匹配電阻=走線的阻抗。 
2，電容也只是慮紋波的做用，濾掉電源的紋波和反射的紋波。

（注意：加串聯電阻比較好。加電容對地反作用是引發接地跳動(Ground Bounce)，反而對信號的質量不利。）

1.RC延遲，EMI考量。 主要用於利用這個RC濾波去掉高次諧波
2.CLK串電容，視CLK速度，大部分應該是為了EMI考量，100M以上速度串個幾PF的電容差很少吧，大了會影響波形，100M如下的，33P~5P之間。

關鍵是CLK是何形狀？矩形波仍是正弦波，由於矩形波（或方波）由數學分析可知，是由無數正弦波組成，所以如果矩形波，電阻和電容的做用就是將高次諧波旁路到地，電阻也是起將諧波能量變成熱，以避免在地上引發騷動而不乾淨。。。。即所謂EMC，如此而已，固然前面各位也不是不對，只是不夠本質。

 

EMI考慮，至於電阻電容的值最好先理論估算一下，而後在實際的測試過程當中略微調整——示波器（FFT打開）或者頻譜儀觀測，直到高次諧波幅度足夠小，波形接近正弦波，而且波形的高低電平知足後級電路的輸入要求。有一點能夠肯定的是並聯電容確定不能太大，CLK信號輸出是有驅動能力的，電容大了信號就消失了——被電容吃掉了

1.電路方面：

* 正確端接全部時鐘信號

* 採用濾波電容

* 儘可能採用邊緣上升率較低的時鐘緩衝器件

* 在高速電路中採用時鐘擴頻技術

2.Layout方面

根據信號電流流向，進行合理的佈局，可減少信號間的干擾。合理佈局是控制EMI的關鍵。佈局的基本原則是：
* 模擬信號易受數字信號的干擾，模擬電路應與數字電路隔開；
* 時鐘線是主要的干擾和輻射源，要遠離敏感電路，並使時鐘走線最短；
* 大電流、大功耗電路儘可能避免佈置在板中心區域，同時應考慮散熱和輻射的影響；
* 鏈接器儘可能安排在板的一邊，並遠離高頻電路；
* 輸入/輸出電路靠近相應鏈接器，去耦電容靠近相應電源管腳；
* 充分考慮佈局對電源分割的可行性，多電源器件要跨在電源分割區域邊界布放，以有效下降平面分割對EMI的影響；
* 迴流平面（路徑）不分割。

此外還有一些措施用來減少時鐘電路以及時鐘線路的電磁輻射：

◆時鐘信號走線長度儘量短，線寬儘量大，與其餘線間距儘量大，緊靠器件佈局佈線，必要時能夠走內層；時鐘產生器儘可能靠近使用該時鐘的器件。

◆在某些狀況下，能夠採起對時鐘線路添加保護性線路，如圖11所示，即在時鐘線兩邊鋪設兩條接地線進行屏蔽。

◆時鐘電路和高頻電路是主要的干擾和輻射源，必定要單獨安排、遠離敏感電路。

◆時鐘輸出佈線時不要採用向多個器件直接串行地鏈接（稱爲菊花式鏈接）；而應該經時鐘緩衝器分發後向多個器件直接提供時鐘信號。

◆石英晶體下面以及對噪聲敏感的器件下面不要走線，且石英晶體振盪器外殼要接地。

◆ 時鐘線要嚴格地控制阻抗，若是能從內層走線則最好（可減少干擾），儘可能 少用過孔。

◆保證時鐘信號返回路徑的完整性，使信號返回路徑（圖12）的環路面積最小，減少電磁輻射。

◆各種時鐘IC芯片的接地引腳要就近接地。 只要在電路設計上遵照這些簡單的規則，就能夠最低的成本和最短的時間內有效地控制電磁波輻射，提升產品的競爭力。 

青玉案元夕東風夜放花千樹更吹落星如雨寶馬雕車香滿路鳳簫聲動 玉壺光轉一晚上魚龍舞 蛾兒雪柳黃金縷 笑語盈盈暗香去 衆裏尋他千百度 暮然回首 那人卻在燈火闌珊處

 

 

 

 

現有技術中，對於時主要有接地、屏蔽、濾波和展頻，可是在汽車電子日益複雜的環境下，這幾種傳統方法具備如下缺陷：

1）採用接地方法來抑制EMI：因爲方波時鐘信號的上升沿和降低沿比較陡峭，因此方波信號的高次諧波能量很高並且覆蓋極寬的頻譜範圍，高頻率的諧波信號能夠藉助PCB中很短的信號線和地線做爲天線輻射到空間中，簡單地採用接地方法來抑制方波時鐘信號的高次諧波在高頻部分效果並不明顯。

2）採用金屬屏蔽罩來抑制EMI：這種方法只可以下降相關模塊輻射出的干擾，可是高次諧波信號會經過PCB走線輻射到空間中，這種方法沒法下降經過傳輸線致使的EMI輻射問題。

3）採用濾波方法來抑制EMI：單純使用RC濾波會下降時鐘信號波形的幅值和相位，濾波電容器的微小變化就會致使方波信號有較大的失真。

4）採用展頻方法來抑制EMI：這種方法對各類時鐘信號採用展頻的技術對特定頻率進行展頻處理，用來下降時鐘信號及其諧波的能量輻射，但該技術只能用於具備展頻功能的時鐘信號輸出端，並且只能下降特定頻率附近的能量輻射，對於沒有展頻功能的頻率信號以及較寬的頻域範圍內不能很好的實現下降能量輻射。

技術實現要素：

本實用新型的目的在於提供一種方波時鐘信號高次諧波的EMI抑制電路，所述的這種方波時鐘信號高次諧波的EMI抑制電路要解決現有技術中的接地方法抑制高次諧波在高頻部分效果不明顯、金屬屏蔽罩抑制EMI方法沒法下降輻射、濾波方法致使方波信號較大失真、展頻方法須要時鐘信號輸出端支持展頻功能並且下降能量輻射範圍受限的技術問題。

本實用新型的這種方波時鐘信號高次諧波的EMI抑制電路，包括電阻器、第一電容器、第二電容器、時鐘信號輸入端口負載及方波時鐘信號源，其中，所述的方波時鐘信號源的輸出端經過電阻器和第一電容器鏈接地端，所述的第二電容器與電阻器和第一電容器並聯，所述的電阻器、第一電容器和第二電容器與時鐘信號輸入端口負載相連並靠近放置。

進一步的，方波時鐘信號源爲一個以上。

本實用新型和已有技術相比較，其效果是積極和明顯的。本實用新型的這種方波時鐘信號高次諧波的EMI抑制電路，各個方波時鐘信號源的輸出端經過電阻器和第一電容器到地，第二電容器與電阻器和第一電容器並聯。

本實用新型利用電阻器和第一電容器進行信號傳輸匹配，利用第二電容器進行方波信號上升沿和降低沿的調整，能夠保證方波信號傳輸時的信號完整性需求，有效抑制信號上升沿和降低沿振鈴的出現。針對上升沿和降低沿時間的調整能夠有效下降方波信號高次諧波的能量，在信號源端下降EMI的失效風險，同時又不影響方波時鐘信號的相位和幅度，而且電路成本較低，同時又對EMC輻射等有着很好的抑制效果。

附圖說明

圖1是本實用新型的方波時鐘信號高次諧波的EMI抑制電路的示意圖。

圖2是現有技術中方波時鐘信號未進行合理匹配時的時鐘信號輸出示意圖。

圖3是本實用新型的方波時鐘信號高次諧波的EMI抑制電路的時鐘信號輸出示意圖。

圖4是現有技術中方波時鐘信號未進行合理匹配時高次諧波的信號頻譜圖

圖5是本實用新型的方波時鐘信號高次諧波的EMI抑制電路經過信號調整後的信號頻譜圖。

具體實施方式

實施例1

如圖1所示，本實用新型的這種方波時鐘信號高次諧波的EMI抑制電路，包括電阻器R一、第一電容器C一、第二電容器C二、時鐘信號輸入端口負載U1及方波時鐘信號源V1，其中，所述的方波時鐘信號源V1的輸出端經過電阻器R1和第一電容器C1鏈接地端，所述的第二電容器C2與電阻器R1和第一電容器C1並聯，所述的電阻器R一、第一電容器C1和第二電容器C2與時鐘信號輸入端口負載U1相連並靠近放置。

進一步的，方波時鐘信號源V1爲一個以上。

如圖2所示，當方波時鐘信號沒有進行合理匹配時時鐘信號高低電平位置出現明顯的振盪，信號的上升沿和降低沿比較陡峭，該信號的長距離傳輸會致使高次諧波耦合在走線周圍的信號線上，形成EMI超標。

如圖3所示，當對方波時鐘信號源V1的輸出方波時鐘信號通過電阻器R1和第一電容器C1進行端接時，進行端接後的信號不但能夠保證信號完整性的需求，並且減小了方波信號的振鈴狀況。採用終端端接的另外一個優勢是在PCB走線時能夠直接經過MCU在內層走線，此種走線方式一方面能夠經過上下地層的屏蔽來下降高頻信號在表層走線的輻射風險，避免高頻EMI超標；另外一方面能夠減小信號走線時的過孔數量，提升信號的傳輸質量。經過第一電容器能夠調整方波時鐘信號的高電平，能夠確保時鐘信號可以始終知足負載端對於高電平的需求。第二電容器用於調整方波信號的上升沿和降低沿的轉換時間，適當延長方波信號的上升沿和降低沿的轉換時間能夠極大的下降高次諧波的能量。如圖4和圖5所示，經過信號調整，調整後的方波時鐘信號在900MHz – 1000MHz的頻段範圍內，頻譜能量下降了30dB，頻譜能量的下降極大的減少了該方波時鐘信號高次諧波的EMI失效風險。

本實用新型特別適用於長距離傳輸的方波時鐘信號，能下降高頻頻域範圍的輻射能量，同時又不影響時鐘信號的相位和總體幅值，電路功能和性能獲得較好的平衡。

 

 

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