FPGA噪聲干擾

  在FPGA高速AD採集設計中，PCB佈線差會產生干擾。今天小編爲大家介紹一些佈線解決方案。 1、信號線的等長 以SDRAM或者DDRII爲例，數據線，命令線，地址線以及時鐘線最好等長，誤差不要超過500mil。 上圖是FPGA與SDRAM佈線，時鐘頻率設定爲125M，爲了等長可以走蛇形線。 蛇形走線雖然可以做到走線等長，但同時也佔用更多的PCB面積。蛇形線沒有所謂濾波或抗干擾的能力，只可能降低

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