第2.5章 使用門電路搭建加法器

一，半加器 有了異或門，很容易設計出加法器（半加器）。 輸入爲A和B，輸出爲S（和）和C（進位標誌）。 S= A ⊕ B，即輸出和爲輸入的異或； C=A+B，輸入都爲1時，結果有進位。 二，全加器 要考慮到低位的進位，一個完整的一位全加器的輸入應該有3個，即A、B、CI（進位輸入）。 輸出的結果相當於是三個一位數相加，最終結果只可能是 十進制的0~3，即二進制的00，01，10，11。可以用兩個位

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