Quartus II 之常見問題（一）

1. 問題描述： 設計16位加法器遇到的問題： Error: Can’t synthesize current design – Top partition does not contain any logic 問題分析： 在程序中使用電路圖爲頂層文件，但是沒有接上管腳，所以彈出以上錯誤 如果使用verilog文件作爲頂層文件，一般不會出現這種問題 2.解決方法： 1）接上管腳： 　　　　　右鍵原

>>阅读原文<<