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FPGA作業3.1:例化2-4譯碼器
時間 2021-07-14
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1.點擊file-new project wizard新建工程,工程名字爲「lab21」,然後next-next,選擇cyclone旗下的EP3C16F484芯片,點擊next,,再點擊finish完成工程的創建。 2.點擊file-new新建verilog HDL file,輸入程序代碼,以「lab21.v」的名字保存,如圖所示: 然後右鍵「lab21.v」,選擇「create symbol f
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