Verilog 入門之ddr3讀寫遇到的那些坑！（新人報道

FPGA ddr3 踩過的那些坑！（流淚 1.從另一個模塊中請求數據的時候，一般間隔一個週期再採集數據。（因爲另一個模塊在這週期收到數據請求，在下一個週期才能給出數據） 例如圖中在3519-3520時間段內，wr_burst_req拉高，向用戶請求數據，而有效的數據是從3520時刻纔開始的，相當於滯後一週期，相應地，數據通道的使能也應滯後一週期打開，如圖中app_wdf_wren和app_wdf_

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