使用PlanAhead查看Virtex-7系列FPGA的底層架構

FPGA整體架構 下圖是FPGA架構的一個整體架構圖，可見，Virtex-7系列的FPGA分爲20個時鐘域（Clock Region），左側從X0Y0到X0Y9，右側從X1Y0到X1Y9，命名方式爲：X後面的數字表示列，從0開始到1，總共兩列；Y表示行，後面的數字從下網上計數，依次爲0,1，...，9，總共10行。 每個時鐘域的長度度爲FPGA板子的一半，高爲大約爲48個CLB的高度。   讓後我

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