節省編譯時間

FPGA到最後自然是規模越來越大，編譯時間越來越長。解決問題的方法通常來說應該從工具和設計入手。 先把模塊分好，port上能用REG隔離最好，儘量切斷跨模塊的組合邏輯。把一個模塊的大小控制在中度規模，調試時一個模塊一個模塊來，調通的模塊都用edf網表代替，節省綜合時間。 在P&R階段，看模塊的功能，可以設置各個模塊的優化策略，低速小面積的就放鬆了布。在調試時，如果改動不大，就用增量式編譯，保留上次

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