方波中的毛刺

在FPGA設計中，經常要對外部輸入的信號捕捉上升沿。 在某些設計中，外部輸入信號爲方波信號，由比較器輸出。 如上圖，比較器輸出方波後，電路設計欠佳，產生抖動，下降沿產生毛刺，如果FPGA邏輯設計不好，容易在方波下降沿時再次捕捉到上升沿。 在電路無法更改的情況下，只能更改FPGA邏輯設計，過濾毛刺。 在捕捉邊沿中通常使用以下邏輯： 時序邏輯： [email protected](posedge sy

>>阅读原文<<