用Sublime Text搭建簡易IDE編寫Verilog代碼

前言 Verilog是一種硬件描述語言（HDL），該語言在Windows上有集成開發環境可使用，如ModelSim，但ModelSim的編輯器不太好用所以筆者萌生了用Sublime Text3來編寫Verilog的想法。下面咱們將圍繞着Sublime Text3搭建起一個簡易的IDE， 我將盡可能把步驟寫的細緻一點，這將會使整個過程看起來很繁瑣，但這是值得的。前端 原材料 Sublime Text

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