szuEDA複試第二套

第一題 系統週期T-傳輸延遲Tp-組合邏輯Tc>=建立時間Ts 第二題 因爲SRAM是靠鎖存器來存儲信息，一旦掉電那麼晶體管高電平將會喪失，即鎖存器不能所存數據，那麼數據信息將會喪失，SRAM屬於時序邏輯電路。 第三題 爲一個優化電路的題 第四題 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

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