Quartus 11進行編譯Compile Design的時候出現錯誤near text ã

1. 設計的工程在Compile Design的時候出現如下的錯誤，百思不得姐

Error (10170): Verilog HDL syntax error at div_5.v(24) near text ã Error (10170): Verilog HDL syntax error at div_5.v(24) near text "ã"; expecting "end" Error (10170): Verilog HDL syntax error at div_5.v(24) near text € Error (10170): Verilog HDL syntax error at div_5.v(29) near text ã Error (10170): Verilog HDL syntax error at div_5.v(29) near text "ã"; expecting "end"

2. 看下出現錯誤的地方，徹底看不出來有啥問題，後來把代碼的空格和回車換行的地方刪除，從新添加了一下，不報錯了。因此猜想是空格或者回車韓航地方有問題。

3. 使用Quartus自帶的工具，顯示縮格和顯示空格，發如今提示錯誤的地方沒有空格和縮格，估計是由於拷貝的代碼，因此有點問題。

4. 雖然表面看起來是空格和回車換行，可是實際上不是，因此咱們手動修改下這些地方，從新編譯便可。