第一篇博客，紀念學習verilog的日子

這篇文章是基於王金明先生的書籍《verilog HDL 程序設計教程》，在該書籍上的源代碼上改進，實現的MUX4選1數據選擇器。 首先是基於case語句的4選1數據選擇器（書籍上的源代碼） module mux(IN0,IN1,IN2,IN3,SEL0,SEL1,OUT);//端口說明 input[1:0] IN0,IN1,IN2,IN3; input SEL0,SEL1; output OUT;

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