Xilinx Virtex-5 FPGA CLB資源學習筆記
FPGA CLB介紹 一個CLB包含兩個Slice，兩個Slice分別位於獨立的列，有各自的進位鏈，他們相互不連接。每個CLB連接到一個Switch matrix上已完成佈線。CLB中底部的Slice爲Slice0，上部的爲Slice1。 Xilinx給Slice的標號爲X代表列、Y代表行，從die的左下角開始排序。 每個Slice包含4個邏輯生成器（6-LUT）、4個Storage elemen
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