Intel Stratix10收發器時鐘網絡介紹

現在intel的中高端FPGA（A10,S10等）的高速收發都是採用的模塊化的形式來組成的，這樣更加的靈活。下圖就是一個高速收發器的設計框圖（包含了PHY, reset,PLL,MAC4個模塊）。本文主要介紹下其中的PLL模塊。 1、參考時鐘輸入 每個tile有8個專用參考時鐘輸入管腳，每個tile由4個bank組成，所以，每個bank有2個專用參考時鐘輸入管腳。各自對應BOTTOM和TOP的PL

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