在FPGA領域中 HLS一直是研究的重點

我們爲什麼需要高層次綜合 高層次綜合（High-level Synthesis）簡稱 HLS，指的是將高層次語言描述的邏輯結構，自動轉換成低抽象級語言描述的電路模型的過程。所謂的高層次語言，包括 C、C++、SystemC 等，通常有着較高的抽象度，並且往往不具有時鐘或時序的概念。相比之下，諸如 Verilog、VHDL、SystemVerilog 等低層次語言，通常用來描述時鐘週期精確（cycl

>>阅读原文<<