加法減法器的設計及其溢出判斷

加法減法器的設計及其溢出判斷 基礎： 異或運算 a⊕1=！a a⊕0=a [Y補]——>求反（符號位也求反）+1——>[-Y補] [Y補]，從由往左，一直遇到第一個1爲止遇到的數都不變，其餘的數取反（例：0001->1111） 有符號數的串行設計 無符號數的溢出設計 串行設計導致運算速度慢，所以設計並行設計（直接拉到第8min）

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