xilinx IDDR原語

時間 2020-12-25

標籤 FPGA 简体版

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OPPOSITE_EDGE Mode 傳統的輸入DDR解決方案或OPPOSITE_EDGE模式是通過ILOGIC模塊中的單個輸入實現的。數據在時鐘的上升沿通過輸出Q1提供給FPGA邏輯，在時鐘的下降沿通過輸出Q2提供給FPGA邏輯。該結構類似於Virtex-6 FPGA實現。圖1 顯示了使用OPPOSITE_EDGE模式的輸入DDR的時序圖。 SAME_EDGE Mode 在SAME_EDG

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