System Generator系列之時序分析

前言 在很多時候，進行FPGA的設計都是需要注意時序的問題，因爲時序一旦不正確將導致最終的結果與預期的不同，因此今天將分享一下在System Generaotr中是如何分析時序，並且在設計中找到違反時序的根源。 開始 這次直接準備好了一個設計文件，打開如下所示，可以直接回覆文末的關鍵字獲取， 雙擊System Generator，將Compilation菜單下的Compilation改爲HDL N

>>阅读原文<<