正則表達式在Vivado約束文件（xdc）中的應用

時間 2021-01-11

標籤 # FPGA 設計技巧 # FPGA 應用 fpga/cpld systemverilog verilog sdc 欄目正則表達式简体版

原文原文鏈接

使用xdc文件進行管腳、位置、時序和屬性等約束的時候，經常會使用各種get命令。Vivado提供了很豐富的匹配表達式，比如等於==、不等於！=、匹配=~、不匹配！~、<、>、<=、>=等等，這些表達式可以通過&&和||進行組合；同時還有大量的狀態、屬性和單元名稱可用，比如DIRECTION、IN、IS_LOC_FIXED、IS_PRIMITIVE、NAME等等。我在xdc文件中匹

>>阅读原文<<