你還在擔憂你的阻抗嗎？-Allegro17.2新功能介紹

講到Allegro17.2的新功能，搜索一下就能夠出現一堆一堆的文檔，羅列了各類各樣的新功能，像什麼新的封裝設計，實時協同設計，軟硬結合板設計的優化等等，其實17.2還有一些藏得比較深的新功能，好比本文說起到的新功能——走線阻抗檢查,讓layout工程師不須要再擔憂走線阻抗不連續的問題。

涉及到PCB佈線的時候，阻抗是不可忽視的一個重要因素。PCB板上總會有各類各樣的因素致使走線阻抗不連續，線寬，拐角，耦合等緣由之外，還有Anti-pad，跨參考區域，相鄰層銅皮等緣由。這些影響因素，若是單從檢查方面來講，須要考慮的多是單板時間週期的影響。然而，老是有一些因素的影響是沒法避免的，可是這些因素對阻抗的具體影響變化是怎樣的，是單純的檢查沒法評估的。若是能夠直觀的看到信號上每一段線的阻抗，那麼對於layout工程師衡量信號完整性以及提高設計的準確性，有着相當重要的參照價值。本文介紹的新功能就能有效的評估板上走線阻抗，下面經過具體實例來展現Allegro17.2中走線阻抗檢查在實際工程項目中的應用。

板子的具體層疊以下圖，將層疊設置在Cross section editer中，否則的話，會直接用板子的默認層疊仿真，若是是特殊板材的話，還須要將板材的Dk，Df參數設置好，咱們的層疊是用普通FR4的板材，因此不須要修改材料。

下面是L03層信號和L04層銅皮的具體狀況。第三層走線參考層爲L02和L05，理論上來說L03和L04的相鄰層設計的層疊在通信板來說是比較常見的，一般的相鄰層之間的厚度也就是到參考層的2倍左右，然而有的layout工程師可能考慮相鄰層平行走線串擾比較大，所以部分區域L03和L04垂直佈線，可是部分區域的話，會出現L03佈線，L04層鋪電源銅皮的狀況，這種狀況下，L4層的銅皮對L3層的信號，阻抗影響到底有多大呢？

如今經過走線阻抗檢查的工具來分析信號線的具體阻抗狀況。首先將上面的層疊在軟件中設置好，其餘設置比較簡單，以下圖所示選擇Impedance Workflow。

選擇Net Based模式，接着選擇想要分析的網絡名，選擇start，就會出現進度條，能夠隨時知道分析進度。

查看結果有兩種模式，以下圖所示，一種是經過顏色區別，結果直觀顯示在信號線上，另外一種是用圖表來顯示，分別列出每一段走線阻抗以及具體的RLC參數。

從上面兩種結果展現來看，L04層的銅皮對於信號線的阻抗有5歐姆左右的影響，若是想要減少阻抗變化的話，能夠選擇增長L03到L04之間的厚度或者將中間的兩個地層修改一個爲電源層，去掉L04的銅皮。可是後者可能帶來跨分割等新的問題，因此咱們驗證一下修改層疊的方式，層疊及結果以下圖，能夠看出相鄰層的銅皮映射對阻抗的影響減少到了1歐姆左右。在設計的過程當中，經過走線阻抗分析這個功能，能夠隨時瞭解板子上走線阻抗的具體狀況，隨時修改，讓layout工程師真正的再也不擔憂阻抗控制的問題。

提問：你們以爲Allegro17.2還有什麼其餘有意思的新功能？