雙向端口I/O的研究

 最近項目中要用到雙向三態口，於是調用ALTERA 的Q2裏LPM. 從上到下分別是真值表,和RTL view裏的視圖及原理圖模塊.由於是雙向口所以在modelsim裏防真. 以前曾自己用verilog寫的 module bidir_infer(data,read_write); input read_write; inout [1:0] data; reg[1:0] data_reg,state

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