淺談SystemVerilog與UVM標準的發展（下）

驗證範圍的變更 對UVM提出的要求 結論 上篇主要分析一下Systemverilog與UVM標準的發展歷程。 我們應該已經意識到了UVM產生以來，SoC驗證產生了巨大的變化。我們需要考慮的是在這種趨勢下，UVM的標準將何去何從。 驗證範圍的變更 SoC設計變得越來越複雜，早些年的數據如下，現在自然更復雜了。 除了存儲器之外，邏輯和數據路徑的平均門數已經從2004年的400K門增加到2012年的11

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