自定義IP--轉載我之前的blog的內容

1，Xilinx官方爲大家提供了很多IP核，用ZYNQ系統設計IP核，最常用的就是使用AXI總線將PS同PL部分的IP核連接起來。 接口是Slave，數據寬度是32位，IP內部的寄存器數量爲4個。這樣就可以生成一個AXI讀寫協議的Verilog代碼，主要內容就是對4的寄存器進行讀寫。然後在裏面對ip端口的數據進行通信。哪些寄存器配置爲只讀，只寫，可讀寫模式。 把一些PL端與外部連接的引腳加入，形成

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