github上hamsternz/FPGA_DisplayPort 的VHDL源碼分析（六）

skew_channels.v 注意：main_stream_processing中的模塊都是能支持1/2/4lane的 根據協議2.2.1.6 Inter-lane Skewing 每路lane延遲兩個符號。由於後級GTP入口爲20bit（兩個符號），所以在此延時1個20位即可

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