賽靈思（Xilinx）BlockRam（Bram）的結構與讀邏輯解釋

如圖所示， bram的由很多latches和寄存器構成的bram塊構成，通過Mux數據選擇器，將數據送入輸出寄存器，最終輸出。由此圖可知，bram的reset僅僅對輸出寄存器重置，而不會重置內部存儲數據。   對於Bram的讀邏輯，由圖可以發現，en有效後，數據會在下一個時鐘上升沿後，出現在輸出寄存器上。也可以看到reset信號，並不影響下一個時鐘信號到來後輸出的值（MEM（bb）），隻影響這個時

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