數字IC設計之1 亞穩態

降低亞穩態 同步時鐘中時鐘週期應該滿足 建立時間、保持時間、污染延時時間。否則，出現亞穩態。 異步系統中，當違反建立和保持時間時，會輸出介於兩個有效狀態之間的中間級電平。 一、多級同步器   兩個觸發器 結論：兩級觸發器已經將亞穩態消除的足夠小；三級和更多級雖然能將亞穩態出現概率降得更低，但影響電路效率。 增加寄存器進行同步只是降低亞穩態出現的概率，並不能從根本上消除。 二、邊沿檢測同步電路 左邊

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