PS與PL協同設計實現GPIO
前面的和上一結差不多，新建工程，新建IP核（ARM_CORE）,再放置ZYNQ的處理器,Run Block後就雙擊圖標進行配置和剪裁 Peripheral 裏面只要UART，MIO裏的APP裏的Timer去掉，Clock裏面PL裏面FCLK不能去，用的就是這個100M的時鐘 還需要加復位控制模塊：圖標旁邊右擊-Add IP-搜reset 如下圖 輸出的時鐘(FCLK-CLK0)就是給AXI(FPG
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