Design Abstraction Layers設計抽象層

在我們查看Verilog語言的更多細節之前，最好先了解芯片設計中不同的抽象層。 頂層是系統級體系結構，它定義各種子塊並根據功能對其進行分組。 例如，處理器集羣將具有多個核心，緩存塊和緩存一致性邏輯。 所有這些都將被封裝並表示爲具有輸入輸出信號的單個塊。 在下一個級別中，每個子塊都使用硬件描述語言編寫，以準確描述每個單獨塊的功能。 在此階段，將忽略較低級別的實現細節，例如電路原理圖，技術庫。 例如，

>>阅读原文<<