數字邏輯綜合工具-DC-09——關於timing的一些補充

1、 默認時鐘的佔空比（Duty cycle）是50%，在DDR器件中，佔空比很重要 2、 set_input_delay 有可能驅動源不止一個。 3、 外部的驅動源的時鐘有可能是下降沿觸發的，應該怎麼加約束？ 4、 輸出到外部的負載可能有多個 create_clock -period 2 [get_ports CLK] 這個單位在report_libs裏面可以看到 如果在創建clock的時候沒有

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